1、引言
數(shù)據(jù)之間的整合就是變頻技術(shù)較為直接的一種設(shè)計(jì)電路方式，很多是何等數(shù)據(jù)頻率就是將數(shù)字的問題簡(jiǎn)單化整合之后就可以設(shè)計(jì)出這個(gè)混合疊加的方式，這樣就很好的將數(shù)據(jù)的技術(shù)水平結(jié)合和綜合在一起，促進(jìn)了數(shù)字變頻技術(shù)的總和研究?jī)r(jià)值體系建設(shè)。
2、基于FPGA數(shù)字下變頻技術(shù)的具體實(shí)現(xiàn)應(yīng)用方案
目前很多時(shí)候，數(shù)字系統(tǒng)下面的變頻技術(shù)的實(shí)現(xiàn)應(yīng)用就是將具體的實(shí)現(xiàn)方案具體的實(shí)際研究起來，很多時(shí)候數(shù)據(jù)合速率很高，而在實(shí)際實(shí)驗(yàn)中檢測(cè)到信息的基帶信號(hào)顯示帶寬比較窄，所以往往考慮將信號(hào)移頻到基帶，在經(jīng)過抽取得到后端DSP能處理的低速基帶信號(hào)后，在抽取前進(jìn)行低通濾波，所以在應(yīng)用中如何減少數(shù)字濾波的運(yùn)算儼然成為了一個(gè)亟待解決的問題。每秒乘法次數(shù)Rr可用下式估計(jì)：Rr=NF/2D,(F為采樣頻率，N為FR濾波器階數(shù)，D為抽取比。N≈D(SS)/(FF)/F0)。
3、FPGA硬件系統(tǒng)設(shè)計(jì)
硬件系統(tǒng)工作過程：相應(yīng)的參數(shù)和命令通過數(shù)據(jù)總線發(fā)送到指定硬件單元電路的輸入寄存器中，經(jīng)由硬件邏輯電路進(jìn)行相應(yīng)的處理，處理結(jié)果送到輸出寄存器中以供CPU讀取。數(shù)據(jù)的實(shí)際操作就是及時(shí)的將信息和電路數(shù)據(jù)的處理結(jié)果實(shí)現(xiàn)在一起。很多時(shí)候，任務(wù)是具體的，任務(wù)也是為了很好的實(shí)現(xiàn)了電路板之間在外部任務(wù)和狀態(tài)之間的穩(wěn)定性任務(wù)的機(jī)制中斷。所以很多時(shí)候就是及時(shí)的將數(shù)據(jù)和電路板之間的模式促進(jìn)在一起，主要的目的就是實(shí)現(xiàn)了實(shí)現(xiàn)了硬件模式化研究，很多時(shí)候的電路板實(shí)現(xiàn)任務(wù)模塊化研究。數(shù)據(jù)之間的邏輯結(jié)構(gòu)主要就是通過語(yǔ)言和信息化技術(shù)之間的一種研究和構(gòu)建模式，很多時(shí)候的邏輯電路之間的邏輯和分配的方式就是將任務(wù)分配起來之后優(yōu)先起到了設(shè)計(jì)電路和中斷相應(yīng)的任務(wù)模式的這種分配時(shí)間。在ISE8.2軟件環(huán)境下，應(yīng)用VHDL硬件語(yǔ)言描述各個(gè)功能模塊，進(jìn)行仿真驗(yàn)證。本次系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)了任務(wù)管理模塊的硬件邏輯電路;設(shè)計(jì)并實(shí)現(xiàn)了簡(jiǎn)單的中斷任務(wù)管理模塊的硬件邏輯電路，在外部的中斷請(qǐng)求作為中斷任務(wù)的同時(shí)，享有高于普通任務(wù)的優(yōu)先級(jí)分配權(quán);設(shè)計(jì)并實(shí)現(xiàn)了信號(hào)量管理模塊的硬件邏輯電路，其中基于硬件邏輯實(shí)現(xiàn)的等待任務(wù)列表，降低了頻繁查表、訪問內(nèi)存帶來的系統(tǒng)開銷。當(dāng)外部中斷到來時(shí)，相應(yīng)的任務(wù)狀態(tài)位被置為就緒態(tài)，觸發(fā)任務(wù)調(diào)度，中斷任務(wù)被優(yōu)先處理，提高了中斷的響應(yīng)時(shí)間。FIR整形濾波器的設(shè)計(jì)：對(duì)于直接型的FIR濾波器，可以級(jí)聯(lián)應(yīng)用的。我們?cè)O(shè)計(jì)一個(gè)FIR濾波器節(jié)，不斷地調(diào)用FIR濾波器節(jié)，將其級(jí)聯(lián)起來，用來完成多階FIR濾波器的設(shè)計(jì)。在算法中，我們利用分布式算法以一個(gè)三個(gè)系數(shù)的FIR數(shù)字濾波器為例設(shè)計(jì)，字寬三位。設(shè)FIR數(shù)字濾波器系數(shù)為：h(1)=5，h(2)=2，h(3)=3。在進(jìn)行FPGA設(shè)計(jì)時(shí)，利用組件Component形式構(gòu)建該表格，提供輸入尋址端口table_in[1..0]，設(shè)置為ROM結(jié)構(gòu)，輸出端口table_out[2..0]。FPGA算法的結(jié)構(gòu)圖如圖1所示。FIR濾波器實(shí)質(zhì)上是一個(gè)分節(jié)的延遲線，把每一節(jié)的輸出加權(quán)累加，便得到濾波器的輸出。在實(shí)際應(yīng)用中，為了減少邏輯資源的占有量和提高系統(tǒng)的運(yùn)行速度，對(duì)FIR濾波器需要進(jìn)行優(yōu)化處理。由于實(shí)現(xiàn)的是固定系數(shù)的FIR濾波器，所以可以利用簡(jiǎn)化的過程(如查找表)減少設(shè)計(jì)所耗用的器件資源。
4、FIR整形濾波器FPGA仿真結(jié)果
FPGA器件作為一種用戶課編程門陣列集成電路，它充分將半定制門陣列電路的優(yōu)點(diǎn)與可編程邏輯器件的用戶可編程性結(jié)合起來，大大擴(kuò)大了他的功能性，在其中包含大量的門電器，還能夠使其設(shè)計(jì)的電子產(chǎn)品具備微型化、高集成度和高可靠性的優(yōu)點(diǎn)，降低了設(shè)計(jì)風(fēng)險(xiǎn)，縮短了設(shè)計(jì)周期，增加了設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)制造的可靠性。設(shè)計(jì)輸入序列為[99，0，0，0，70，0，0，0，99，0，0，0，70，…]，進(jìn)行波形仿真后的結(jié)果如圖2所示。由仿真波形可以讀出結(jié)果(-3，-2，4，6，-4，……)，經(jīng)比較，仿真結(jié)果與輸出信號(hào)理論值(-2.9121，-1.9837，4.2146，6.2187，-3.8654)基本吻合，且波形符合設(shè)計(jì)要求。
